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EUV在3nm及以下的未来不确定

从技术的角度来看,在未来的节点上制造芯片是可能的,但这不是唯一的考虑。

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几个铸造厂已经搬家了极端紫外(EUV)光刻在7nm和5nm的生产中进入生产,但现在行业正在为3米及以后的技术准备下一阶段。

在研发方面,该行业正在开发新的EUV扫描仪,掩码和抵抗下一个节点。3nm为2022,然后每年2nm或两个后来。尽管如此,它需要大规模的资金和时间来发展未来的EUV技术,投资回报率不明朗。

EUV用于高级晶圆厂,旨在涉及巨型和昂贵的光刻扫描仪,在13.5nm波长下芯片上的微小功能。EUV是芯片缩放中使用的几种工厂工具之一。这是您在每个节点处缩小不同芯片功能的地方,并将它们包装到单片模具上。但是芯片缩放在每一代都变得越来越昂贵,并且益处正在减少。

“你需要全能考虑成本,”计算产品副总裁大卫炒面说林研究所和首席技术官在科森特。“这是每个动力单位或价格的性能。如果成本不是下一个节点的动机,那么它必须是非常引人注目的其他东西,例如在某个区域内提高函数密度。您需要实现大规模的性能福利或每单位/功能效益的直接成本。否则,您不会承担建立芯片的时间,开发成本和风险。“

芯片伸缩性有助于在每一代中为某些设备(如dram、fpga、gpu和处理器)提供性能提升。人工智能、汽车、服务器和无线都需要更快、更多功能的芯片。当然,并非所有芯片都需要先进的节点。

EUV以及其他设备和材料,将有助于为当前和未来设备铺平道路。但这一切都需要研发和资金。例如,由于该技术在20世纪80年代和1990年代构思,该行业为EUV倾倒了数十亿美元的资金。经过多年的延误,芯片制造商最近只能将EUV投入生产。

展望未来,EUV将需要更多的研发和资金。但在某个时候,该行业将需要收回投资,这可能需要数年时间。

“对于制造筹码的单一公司,据估计,需要最低初始资本投资10亿美元,以便在大批量生产中开始使用EUV光刻,”HJL光刻在最近的一篇论文中,哈利·莱希森说。“生产EUV基础设施的关键要素的公司,如面罩空白,检测工具,抗拒和曝光系统,也对EUV技术进行了重大投资。公司是否意识到对EUV技术投资的积极回报依赖于半导体行业将技术扩展到未来节点的能力以及需要更多的投资。已经确定了可扩展性的难以克服的问题,但需要遇到几个问题,并解决了识别和实施的解决方案,以便扩展超出一个或两个节点的EUV光刻。“

尽管如此,延伸EUV,该行业正在研究几种技术。他们之中:

  • 在2021年,ASML将引入其当前EUV扫描仪的升级版本。下一代EUV系统是研发。
  • 高级EUV二进制和相移光掩模在作品中。
  • EUV颗粒和新抗蚀剂在研发中。

新扫描仪
在半导体工艺流程中,芯片制造商首先设计集成电路,然后将其转换为文件格式。然后,在掩码设施中,基于该格式生成掩码。掩模是集成电路设计的一个主模板。

在FAB中,将掩模以及晶片插入光刻扫描仪中。一种光致抗辩,一种光敏材料,被应用在晶圆上。在操作中,扫描仪产生的光,通过一组投影光学和系统中的掩模传输。然后光线照射到抗蚀剂上,在晶圆上形成图案。

由瑞利方程定义,任何光刻系统的分辨率(R)等于k1因子乘以波长(λ)除以数值孔径(NA)。k1因子涉及各种项目,如光刻胶改进和分辨率增强技术(RETs)。ret是一种光学手段,可以提高分辨率。

多年来,芯片制造商使用基于193nm波长的光刻扫描仪来绘制芯片中最先进的特性。通过使用多种模式,芯片制造商将193nm光刻技术扩展到了10/7nm。但在5nm波长下,目前的光刻技术已经失去了动力。

这就是EUV融入的地方。EUV使芯片制造商能够在7米及以后的7岁以上模式。“EUV是一项要求,”LAM研究总监富华的富人智慧表示,在最近的一次面试中。“我们将其视为技术的基础。这是行业持续扩大的一部分。“

但EUV在一系列技术毛刺中开发了更长时间的发展。最后,经过多年的延误,EUV最近在7nm的三星和台积电中搬进了生产。台积电是用EUV发货5nm。英特尔也在开发EUV。

芯片制造商正在使用ASML的EUV扫描仪,名为NXE:3400C。0.33数值孔径系统的波长为13.5nm,分辨率为13nm。一个246瓦的电源可以实现每小时170个晶圆的吞吐量。

EUV的正常运行时间仍然存在一些挑战,这将影响吞吐量。据ASML称,EUV系统平均正常运行时间达到85%,前10%达到90%的可用性。相比之下,193nm扫描仪的工作没有中断。

此外,EUV容易出现不需要的变化,称为随机效应。在EUV中,扫描仪产生光或光子。在系统中,光击中抗蚀剂,将一定数量的光子发送到材料中以产生模式。

理想情况下,光子应均匀地分散在整个抗蚀症中,但这并不总是发生。如果该过程中有一个误区,EUV可以在芯片中导致随机诱导的缺陷。这些缺陷显示为合并,有时被称为“缺失和接触联系人”的换行符或接触孔。

在最近的一篇论文中,电话调查了涉及欧盟图案化缺失孔缺陷的问题。TEL检查光致抗蚀剂和底层之间的界面反应。“我们发现,底层的表面状况与围绕通孔的底部区域周围的溶解抗蚀剂区域中的随机肌孔误差显着相关。负色调型抗蚀剂(NTD)具有减少缺失的缺陷而无需耐抵抗剥离,因为NTD的显影剂解决方案在抗蚀剂和基板之间具有所需的三角形平衡。重要的是要了解发展过程步骤的抗蚀剂解吸机制,并找到有利的治疗,以最大限度地减少抗蚀剂溶解的抑制因子,“电话的高级经理Hidetami Yaegashi说。

尽管如此,EUV已脱掉。“ASML继续预计将于2019年的2020年2020年发布35个EUV系统,”Keybanc的分析师韦斯顿Twigg说。“ASML目前有大约56个EUV单位订购。”

展望前进,ASML计划在2021年中期将其EUV扫描仪的升级版本发货。该系统称为NXE:3600D,也是具有13nm分辨率的0.33na工具。“3600具有阶段改进,轻微的镜片改善和传感器改进。我们制造了增量改进,使其更好地叠加和更高的生产力,但它在功能上是相同的设计,“ASML产品营销总监Michael Lercel说。“我们在NXE:3600D中将含量从20MJ / cm2到30MJ / cm2的剂量更好地反映了客户在体积制作中的工艺条件的吞吐量改进。因此,NXE:3400C为30MJ / cm2将低于我们在SPIE中引用的170WPH(@ 20MJ)。3400C 30MJ将是〜140wph - 但这只是一个估计。“

阿斯麦希望在2022年推出下一代高na EUV系统。作为今天EUV的延伸,高na EUV是一种昂贵的系统,目标是在2023年达到3nm。

该系统具有0.55 na镜头,能够8nm分辨率。高NA工具而不是传统镜头,而不是传统镜头。该镜头在扫描模式下支持8倍倍率,另一个方向为4倍。所以场大小减少了一半。在某些情况下,芯片制造商将在两个掩模上处理芯片。然后掩模缝合在一起并印刷在晶片上,这是一个复杂的过程。

新面具
与此同时,该行业也在开发新的EUV面罩类型。传统的光学掩模和极紫外掩模不同,但工艺流程相似。

在掩模制作中,第一步是创建一个由各种材料组成的基材或掩模空白。毛坯上的材料是有图案和蚀刻的,创造了一个Photomask.

然后检查掩模的缺陷。最后,A薄片,薄膜安装在掩模的顶部,其保护掩模免受颗粒或污染物的下降。

在光学光刻中,掩模包括在玻璃基板上的铬的不透明层组成。在选择的地方蚀刻铬,其暴露玻璃基板。在其他地方没有蚀刻铬材料。

这叫做二进制掩码。在操作中,光照射到掩模并穿过玻璃区域,从而使晶圆暴露。光不会穿过镀铬的区域。

芯片制造商还使用不同的技术,称为光学光刻中的相移掩模。在20世纪80年代开发,相移掩模使用不同的材料和结构,从而提高了图案中的图像质量。

有两种类型的相移掩模,交替和衰减。交替的相移掩模类似于二进制掩码。差异是玻璃区变薄或较厚。

“在交替的孔径相移掩模中,在另一侧的光线下,每个暗线的一侧的光在另一侧的光线为180度。这在任一侧的孔之间产生破坏性干扰,即使它超出焦点,也会使线路变暗。这种破坏性干扰效果还放宽了在20世纪80年代在IBM的IBM中发明了相移掩模的Marc David Levenson的宽度上常用的波长依赖性瑞利极限。(Levenson已退休。)

减毒的相移掩模也类似于二进制掩码。差异是硅化钼(MOSI)材料取代铬。在操作中,灯光击中掩模。“由于MOSI不像铬一样不透明,所以光线被部分地传递(通常为6%)并且相位偏移,因此与通过玻璃的光相差大约180度,”杰出的成员考光学技术人员的技术人员。


图。图1是各种类型的掩模的示意图:(a)传统(二进制)掩模;(b)交替的相移掩模;(c)减毒的相移掩模。来源:维基百科

二进制,相移和其他掩模类型是光学光刻中的证明技术。同时,在EUV中,该行业仅使用二元EUV面具。基于高级的基于EUV的二进制掩模和相移掩模在研发中。

与传输光的光学掩模不同,今天的二进制EUV面罩反映了13.5nm波长的光。EUV掩模由基板上的40至50个交替层组成40至50个交替层,导致多层堆叠为250nm至350nm厚。将钌覆盖层沉积在多层堆叠上,然后沉积着钽吸收器。


图2:EUV掩模的横截面。资料来源:Luong, V., Philipsen, V., Hendrickx, E., Opsomer, K., Detavernier, C., Laubis, C., Scholze, F., Heyns, M.,“Ni-Al合金作为EUV掩膜吸收替代品”,Appl。科学。(8), 521(2018)。(根特大学鲁汶大学Imec)

减震器是一个类似3d的特征,突出在口罩的顶部。在操作中,EUV光以6°角照射在遮罩上。反射可能在晶圆上引起阴影效应或掩模诱导的成像像差。这个问题被称为遮罩3D效果,可能会导致不必要的图案放置移位。

为了减轻这些影响,可以减少钽吸收器的厚度。钽吸收剂的厚度为60nm。但是这种材料只能降低到55nm,这并不能解决问题。

“由于掩模3D效果,需要减少钽的电流厚度。减少厚度时,它们有问题。吸收不太好,“产品营销总监孟李说Veeco

总而言之,目前的EUV二元面具工作在7nm / 5nm,但芯片制造商需要3nm及以后的新版本。因此,在研发方面,该行业正在开发新的EUV二元面具,其中高k材料如镍或其他物质将取代钽。在实验室中,IMEC已经证明了一种具有30nm厚度的镍的吸收体,其减少了3D掩模效果。

问题是镍和其他高k材料难以蚀刻。“你可以拿出一个高k材料,但问题是,”你能蚀刻它吗?'这可能是一个问题。或者,您可以蚀刻它,但您无法清除它。这也是一个问题,“李说。

同时,在单独的努力中,芯片制造商也在开发EUV减弱的相移掩模。为此,思想是用不同的和低k材料取代钽材料。换句话说,高k和相移掩模的材料特性是不同的。

仍然在研发中,EUV相移掩模就像交替和减毒技术一样。“我们考虑EUV的相移掩模的类型与两者都有一点点。它阻挡了一些光,但不是所有的光。并且它不会阻挡的东西,或者允许泄漏的光,与其余的光相阶段。你得到这个阶段干扰效果,它变得更暗。这倾向于让你的图像变得更好,有点陡峭和更高的对比度,“乳房的首席技术官Chris Mack说。“相移掩模具有改善图像的对比度的可能性,这可以实现更好的印刷性能。它还可以实现包括粗糙度的下随机变化。因此,对使用阶段搬运掩模绝对有兴趣。“

还有其他好处。“我们已经有30年多的光学光刻的逐步移动掩模,”HJL光刻的Levinson表示。“由于掩模3D效果,因此对EUV可能更为重要。相移掩模可能有可能解决的潜力,但EUV的相移比光学和更多的开发工作更复杂。“

事实上,EUV相移以及先进的二进制掩模带来了一些挑战。首先,双方都有一些实质性的选择,但共识很少。不过,钌是极紫外光相移的首选。

这不是唯一的问题。“面具行业是非常保守的,不容易改变空白材料,”IMEC先进的光刻计划主任Kurt Ronse说。“改变面具上的材料,有许多要求。材料必须承受扫描仪。不应该有任何偏向或污染光学器件。它必须可清洁和可修复。这些材料必须是均匀的,无定形,耐用的清洁材料,以及高功率EUV产生H-IncaciC。必须通过所选材料满足所有这些要求。“

然而,随着时间的推移,行业将需要先进的二元和相移掩模用于EUV。先进的二进制掩模适用于线条和空间,而相移适用于接触孔和过孔。

“原则上,相移掩模可能更有效地达到比高k二进制更高的数量更有效,”霍伊亚高级总​​监Takahiro ONOUE说。“然而,高k二元面罩可以应用于通用掩模模式,因此它们依赖于较少的模式。”

归一化图像对数斜率(NIL)涉及晶片上的图像强度的陡度。尽管如此,新的EUV掩模类型预计将出现两年左右。

把碎片放在适当位置
可以肯定的是,该行业正在开发几种新的EUV技术。那么这一切将如何合适?

早在2018年,ASML的0.33 NA EUV扫描仪就被插入到7nm铸造节点的生产中。据技术网站wikchip称,7nm有54nm-64nm接触栅间距(CPP)和36nm - 40nm金属间距。

在7nm波长下,芯片制造商使用EUV来选择芯片特性,其间距从40nm开始。这里,供应商使用了一种基于euv的单一模式方法。这个想法是把芯片的特征放在一个掩模上,然后用一次光刻曝光把它们印在晶圆上。

芯片制造商希望尽可能地扩展EUV单图案,因为这是一个简单的过程。有几种方法可以推动这项技术的发展。“你增加了吞吐量、图像质量、功率和覆盖,”该公司高级技术专家道格·格雷罗(Doug Guerrero)说布鲁尔科学

在路上,EUV相移掩模可以帮助重要。相移掩模不会在EUV中的广告13nm规范之外扩展到超出广告的13nm规范的分辨率。

但是,使用相移,芯片制造商可以提高对比度并推动可用的分辨率一点更紧。更重要的是,它解决了3D掩码效果。“相移掩模肯定是一种获得更好图像的方法。相移掩模具有已知的益处。当然,它肯定是为了扩展EUV的正确方向,但这不是一个压倒性的新变化,“Guerrero说。

如果或当它已准备就绪时,相移掩模会在工具箱中提供另一个工具。“0.33 na工具降至13nm的线条和空格。因此,26nm间距是0.33 na工具的限制。现在,如果您有二维功能和复杂功能,则无法执行26nm。但随着相移,你会变得更好的对比。ASML的Lercel说,你可以更接近它。“光学器件的基本成像分辨率不会改变 - 它仍然是26nm的音高。Attpsm Masks可能能够略微增加对比度 - 允许在较低的K1因子下使用。因此,对于某些类型的模式,您可能能够将可用的分辨率稍微靠近光学器件的极限。“

同时,根据Wikichip的情况,TSMC正在运送其新的5nm工艺,预计将拥有48nm的CPP和30nm的金属间距。很快,三星将发货5nm。根据Wikichip,TSMC使用EUV以超过10个层,并使掩模计数在5nm处以7nm至81的约87,根据Wikichip。

在这个节点上,芯片制造商希望使用EUV单图案以获得充分原因。他们希望避免EUV双重图案化或尽可能地减少它。

双重图案化,你把两个面具上的特征分开,然后把它们印在晶圆上。这听起来很简单,但是过程很复杂而且昂贵。

他说:“193nm浸没光刻技术变得越来越具有挑战性的原因是,为了曝光晶圆片的一层图案,你必须做多个图案。然后你不得不把它们排在一起,就会出现所有这些问题,”该公司首席执行官藤村明(Aki Fujimura)表示D2S.。“您希望尽可能长时间避免EUV。所以你想尽可能长时间留在单个图案区域。“

今天,单图案的EUV在32nm-30nm间距达到极限。如果芯片制造商不能将单一图案扩展到某一点,他们必须诉诸于5nm和/或3nm的双图案EUV。"看这个的一种方法是k1。光蚀刻中k1小于0.3时,需要更高的NA、双图案或EUV。对于插入EUV到HVM与40nm间距,k1是0.49。有空间达到0.3(25纳米间距),但需要更好的工具,以及一个解决方案的面具3D效果。衰减相移遮罩可以帮助与遮罩的3D效果。我们还需要更高的剂量和更好的抗蚀性,”HJL光刻公司的莱文森说。

但是,在今天最先进的节点中,双重图案化EUV似乎是不可避免的。“制造商已经宣布了5nm和3nm的大批量制造计划,但今天的抗蚀剂不能满足这些节点的性能要求,”林的明智说。“这些计划是基于每层光刻的多次通过的应用,其中通过接受增加的成本和设计妥协来放松抗蚀剂要求。在抗拒绩效中缺席,这些权衡将限制将高级节点的采用限制在能够提供这些高成本和设计妥协的市场。“

这就是为什么芯片制造商正在推动3nm及以后的高Na EUV,使它们能够继续更简单的单图案化方法。到那时,芯片制造商还希望新的EUV掩模类型解决掩码3D效果。

目标是将高NA EUV工具发布2022。“有压力加速它,避免在0.33时双重图案化。如果行业可以从单图案切换0.33到0.55,那将更加容易。IMEC的Ronse说,它需要更多的时间来获得高NA EUV进入制造业。““这是一个新的身体和系统。即使2022年或2023年有一个系统,它并不意味着基础设施(抵抗,底层,掩码)准备确保您能够将其实现为大批量生产。“

结论
研发中还有其他技术,如EUV颗粒,检测工具等。此外,LAM Research最近宣布了一种干致抗蚀剂技术,其在研发和靶向3nm。为此,在化学气相沉积(CVD)系统中处理各种化合物,其产生EUV抗蚀剂。代替旋涂,抗蚀剂沉积在CVD系统中的晶片上,这减少了工厂中的抗蚀剂废物。

需求不断增加。所有这些都需要时间和金钱,回报未知。

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4评论

说:

一些方面忽略了一些方面。

(1)二次电子形成图像,不是直接光子。

EUV不仅仅是一种波长。对于20 nm半间距,k1=0.5为13.2 nm。这是在源带宽范围内。所以这是k1的混合物,这使得光刻模型的成像很“脏”。

(3)除了半场拼接外,高NA没有帮助,因为光子在较高K1的更多瞳孔源点中划分,加重随机。

Zeev Wurman. 说:

一个非常好的摘要!谢谢!

Pankaj Doharey 说:

我有个问题我们能继续研究多久因为我知道一个硅原子在3nm EUV下只有0.2 nm,晶体管宽度是15个原子宽,我们能继续研究多小直到隧道效应变得无法控制?

约翰麦克奈斯 说:

嗯……阿斯麦正在购买柏林玻璃。精制技术玻璃的关键光学元件应该减少光子的失真,澄清掩模的边缘,从而提高图像的分辨率。至少这是我的理解,所以它应该允许更少的缺陷在未来的高EUV遮罩。

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