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正确的扩展路径是什么?

新的架构,包装接近成本增加,但收缩功能继续发挥作用。

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传统芯片缩放在高级节点上越来越苛刻的挑战正在提示行业越来越努力看看未来设备的不同选项。

缩放仍在列表中,具有5米及以后的行业铺设计划。但较少的传统方法也变得越来越可行,并且牵引力越来越多,包括高级包装和内存计算。一些选择已经在这里,而其他选择仍在研发中,需要更多的资金来摆脱地面。有些人可能永远不会工作。

尽管如此,该行业正在寻找解决方案,无论是涉及IC缩放还是新的方法。

一些芯片制造商和代工客户正在追求芯片的规模化。为此,芯片制造商正在加大10nm/7nm的研发力度,并在研发5nm和3nm的芯片。但在每个节点,成本都在不断上升,这意味着只有极少数资金雄厚的人才能负担得起迁移到下一步。此外,在每个节点上扩展的好处正在减少,传统方法不再适用于所有设备。

就连创立了摩尔定律的英特尔(Intel)也开始着手解决这个问题,并在向5G、人工智能和机器学习的转变中重新思考芯片的开发方式。

“在过去的几代人里,答案是晶体管密度和摩尔定律将在解决计算问题上发挥主导作用,”Raja Koduri说,他是核心和视觉计算高级副总裁英特尔。“但随着过程节点过渡从上几十年的速度放缓,摩尔定律的本质继续提供新技术和能力,以满足现代计算的需求。留言摩尔定律截至多个晶体管,具有晶体管,架构研究,连接性进步,更快的内存系统和软件以及一起推动它的软件。“

这并不是说英特尔或其他公司停止了扩张。但是除了单片设备的伸缩之外,该行业还在寻找新的方法来推动这项技术的发展。例如,越来越多的实体支持chiplets模式。英特尔和台积电是chiplets的最新支持者。

“What we’ve done over the last 15 to 20 years is to let the leading edge—the fast-path computing part of whatever product you’re designing—push the technology, and everything else we want to integrate on that chip comes along with it,” said David Fried, CTO atCoventor,林研究公司。“你可以做你的I/O电路,你的低速数据路径,内存,节约能源。好吧,它将是在先进的技术,但那不是我们最初做先进技术的真正原因。我们仍然在做类似的事情。许多这些高端应用程序仍然在推动着技术的前端,但我们将不再只是拖着内存前进,而是走向异构集成。不只是I/O或者模拟部分,我们要3 d把它们堆在一起。所以所有东西都是定制的,但这只是因为我们不再只是把它们拖进最先进的技术。”

在这种改变的环境中,芯片制造商和铸造厂客户必须密切关注各种制造和相关选项,以实现未来的设备。有些人可以使用多个选项,因为没有一种技术适合所有应用。当然,并非所有人都将迁移到高级节点。

主要的选择包括:

  • 全部门。在2020年靶向3nm的新晶体管类型。
  • 单片3 d。把晶体管堆叠在一起的一种方法。
  • 近内存计算和内存计算。近内存在一个包中包含内存。在内存中有不同的含义,但在某些领域,其思想是在内存中执行计算任务。
  • 先进的包装。其想法是将模具集成到一个包中。小芯片就属于这一类。有了芯片,图书馆里就有了一堆模块化芯片。然后,你组装芯片在一个包和连接他们使用一个模对模互连方案。

要前往门口
半个多世纪以来,增长引擎一直围绕着摩尔定律(Moore’s Law)运转,即晶体管密度每18到24个月就会增加一倍。根据摩尔定律,芯片制造商在这段时间内引入了一种新工艺来降低每个晶体管的成本。

在每个节点上,芯片制造商将晶体管规模缩放为0.7倍,使行业能够为相同数量的功率提供40%的性能提升,并且区域减少50%。当传统的平面晶体管由于技术问题而耗尽蒸汽时,该公式工作到20nm。作为回应,英特尔搬到了finfets.在22nm时,其次是16nm / 14nm的铸造件。在FinFET中,通过在翅片的三个侧面上实现栅极来实现电流的控制。

据分析师称,在14nm之前,每个节点的价格/性能都有30%的提升。从14nm到10nm,提高了20%以上,小于10nm则提高了20%以上。分析师表示,在3nm芯片上,改进幅度约为20%。

然而,该行业被迫从20nm的Finfets从平面移动。该行业面临着短信效应以及20nm的其他问题。换句话说,finfet解决了这些问题,但如果在每个节点上都得到传统的缩放改进,这是有争议的。

finfet的确以更低的功率提供了更高的性能,但在每个节点上扩展它们变得更加困难。因此,完全缩放节点的节奏从18个月延长到2.5年或更长。此外,很少有铸造客户能够负担得起移动到先进节点。根据IBS的数据,集成电路设计成本从28nm平面器件的5130万美元跃升至7nm芯片的2.978亿美元,5nm芯片的5.422亿美元。

“PPAC(电力,性能,面积,成本)在前沿缩放更加复杂,昂贵,”先进技术开发公司副总裁杨潘说林研究所。随着过程复杂性的增加,通过先进的过程控制来管理过程与过程的交互是减少变化的必要条件。

随着时间的推移,市场分为两个营地。人们涉及IC供应商,这些供应商不需要Finfets或不能负担他们。这包括模拟,混合信号和RF,其使用成熟的方法。那个市场蓬勃发展。

例如,一些铸造厂提供finFET工艺。然而,对40nm及以上成熟工艺的需求依然强劲。“联华电子正在经历成熟的12英寸工艺的高需求,”联华电子联席总裁王俊杰(Jason Wang)表示联华电子。“随着5G、物联网、汽车和人工智能的新应用需要这些技术,我们预计在可预见的未来,推动这一需求保持强劲的市场条件。”

即使是200毫米晶圆厂产能和芯片的需求仍然很高。“对于8英寸,我们必须对8英寸的前景保持乐观和谨慎。我们有足够的信心在2018年第四季度保持满载,”王健林在最近的一次电话会议上说。

第二阵营涉及继续扩大规模、需要高性能芯片的公司。该公司首席执行官藤村明(Aki Fujimura)表示:“摩尔定律(Moore’s Law)肯定在放缓,但我有信心,在一段时间内,世界各地都将继续创新,让创新保持下去。D2S.。“不管怎样,毫无疑问我们需要更多的计算能力。也许在10年前,有人说我们不能再使用更多的计算能力。现在没人再谈这个了。”

多年来,集成电路缩放一直是提高晶体管密度和实现高性能芯片的主要方法。今天,7nm是最先进的工艺。在大多数情况下,7nm有望成为一个长时间运行的节点,因为它为大多数应用提供了足够的PPAC。

尽管如此,台积电计划在2020年将finFET扩展到5nm。但是finfet很可能在5nm时失去动力,这意味着行业将需要一种新的晶体管类型在3nm左右。

移动到新的晶体管类型并不简单。它需要新的工具,材料和集成方案。此外,IC设计成本将在3nm时为天文学,因此大问题是有人将迁移到此节点。

“最初,将有通常的嫌疑人使用3nm,例如nvidia,赛灵思公司、苹果和三星Semico Research的分析师乔安妮·伊托(Joanne Itow)说。“一旦他们解决了所有问题,你就会看到了Qualcomm联发科(MediaTek)、AMD、英特尔(Intel)等公司也纷纷加入进来。”

该行业一直在研发中的下一代晶体管,并为3NM缩小了该技术,纳米柱和纳米线FET。两者都被归类为gate-all-around技术。他们在结构的四个侧面实施栅极,使电流更容易控制。

纳米片FET是目前最受欢迎的。它比纳米线有更宽的通道,可以产生更多的驱动电流。此外,纳米薄片是finFET的进化步骤,这意味着它使用了许多相同的工艺步骤。在一个nanosheet,将FINFET放置在其侧面,然后分为单独的水平件,构成通道。围绕每个通道缠绕。

2017年,三星推出了所谓的多桥通道FET (mbcet),这是一种纳米片FET。三星的mbcfc的目标是3nm,计划在2020年生产。英特尔和台积电尚未宣布除finFETs之外的计划。

在最近的IEDM会议上,三星展示了其MBCFET的首次成果,称其已经开发出一种功能性SRAM设备。“与finFET相比,mbcet有三个具有代表性的优越特性已被证明——在较短的栅极长度下具有65mV/ 10年亚阈值摆动的更好的门控;更高的直流性能与更大的有效通道宽度在参考足迹;以及可变纳米片宽度的设计灵活性,”三星研究员裴俊忠(Geumjong Bae)说。

纳米片FET使业界能够改变器件中通道或片的宽度。例如,一个更宽的纳米片FET可以提供更多的驱动电流和性能。一个狭窄的纳米片具有更少的驱动电流,但它占的面积更小。

总而言之,纳米盘FET使工业能够在撞击墙壁时缩放设备。但是NanosheS只提供边际浇筑间距缩放效益。设计成本是另一个大问题。

什么是单片3D?
该行业一直在研究替代品,包括单片3D - 有时被称为3D顺序集成。

简单来说,您在一个基板上开发一层晶体管。晶体管类型取决于应用程序,但您可以使用模拟,逻辑或内存。然后,您在另一个基板上开发另一层晶体管。两层使用微小互连键合并连接,最终结果是3D单片装置。根据IMEC的说法,该技术在设备上达到了50%的面积减少。

DARPA,IMEC,Leti和其他人正在追求研发技术,尽管何时尚不清楚市场,因为有几个挑战来解决。例如,顶层需要各种处理步骤,温度约为500°C。否则,顶层可以降低底层。因此,该行业需要在较低温度下工作的工具,这是主要的障碍。

有关于进展的报道。例如,在520°C的温度下使用3D顺序处理,IMEC彼此顶部堆叠两层FinFET。FinFet具有45nm间距和110nm栅极间距。


图1:在FinFET上堆叠FinFET源:Imec

在顺序处理中,你有一个基于块状CMOS或绝缘体上硅(SOI)技术的衬底。然后,在基板上建立两层(底部和顶部)。在流程中,你首先用一层晶体管构建底层。

“你构建设备的第一层。我们做了大量的finFET,但它可以是任何技术,”Anne Vandooren说,技术人员的主要成员Imec

然后,在该层上处理互连层。下一步是在顶部制造一层晶体管。底层和顶层是粘合的。

这并不局限于finfet。“这真的取决于应用程序。它可以是CMOS逻辑单元上的CMOS逻辑单元。或者它也可以是另一种应用,比如逻辑上的RF、逻辑上的传感器、逻辑上的内存、或逻辑上的内存。”

与此同时,Leti一直在研究类似的技术,最近开发了一些新的能力。首先,Leti已经为顶部晶体管展示了一个低电阻多晶硅栅极。使用纳秒激光退火工具处理该层,该工具在不影响底部的较高温度下工作。研发组织还在500°C下开发了EPI过程。它也开发了其他流程。

“该集成方案提供了广泛的应用,包括例如:1)增加了整合密度超出了设备缩放的;2)使RRAM放置在顶层和底层之间的神经形态集成;3)高级CMOS实验室经理Maud Vinet表示,为智能感测阵列提供低成本的异构集成,“Maud Vinet说莱蒂

在内存中处理
还有其他方法,即使用以内存为中心的技术。今天的记忆层次结构很简单。SRAM已集成到缓存的处理器中。DRAM用于主内存。和磁盘驱动器和基于NAND的固态存储驱动器(SSD)用于存储。

在系统中,数据在内存和处理器之间移动。但有时这种交换会导致延迟和功耗,这有时称为内存墙。

DRAM是罪魁祸首之一。DRAM的数据速率在带宽方面已经落后了。

多年来,该行业一直在努力解决这个问题。最新的解决方案包括两种技术——近内存计算和内存计算。“近内存计算和内存计算的增长趋势将推动集成逻辑(数字和模拟)和新存储的新架构,”Lam的潘说。

近记忆计算不是新的。它涉及整合高带宽内存(HBM)的封装,使更快的数据访问和更低的功耗。例如,在2.5 d包装,供应商可以包含图形处理器和HBM哪个堆栈德拉姆在彼此之上进行,以启用更多I / O.

内存计算(有时称为内存处理)也正在出现。这个概念对不同的人有不同的含义。在某些领域,内存计算涉及一个过程,其中计算是在内存和/或在数据存储的位置执行。

这一想法已经存在了多年来,但早期的努力很短。如今,芯片制造商,初创公司,研发组织和大学正在致力于技术和取得进展。

“有产品在那方面出来了。现在正在使用现有内存技术发生内存计算。产品正在专门为这些应用构建。这将推动内存应用程序中的更多细分,“内存技术总经理Gill Lee表示应用材料

例如,初创公司Mythic最近引入了矩阵乘法内存架构。它使用模拟电流和闪存在存储单元内执行计算。

“神话在40nm的过程中做到这一点。有效地,神话已经转过了过程缩放的时钟,“神话中的戴夫斯·迪斯·迪斯,在博客中说。“虽然其他系统设计师正在努力从7nm到5nm,但神话将缩放到28nm。”

Mythic和其他公司正在使用这种技术来驱动神经网络。在神经网络中,系统处理数据并识别模式。它匹配特定的模式,并学习哪些属性是重要的。

神经网络由输入层,隐藏层和输出层组成。数据被馈送到输入层中,然后用一组系数在隐藏层中处理。这要使用加权系统放大或抑制输入,从而为算法试图学习的任务的输入分配了重要性,“根据AI启动股票。

问题是数据交换有时很慢,并且消耗能量。“为了克服这个挑战,内存计算,即计算是在数据存储的位置完成的,被提议来加速计算,”亚利桑那州立大学的博士生、IEDM的一篇论文的第一作者孙晓宇说。该论文由圣母大学(University of Notre Dame)和乔治亚理工学院(Georgia Institute of Technology)共同撰写。(Sun已经转到佐治亚理工学院。)

然而,使用现有存储器存在一些限制。Sun说:“由于不希望的权衡不对称/非线性和有限的比特精度,原位训练准确性受到不可接受的降解。”

亚利桑那州立大学、圣母大学和佐治亚理工学院正在探索2T-1C的使用,而不是使用现有的内存铁电场效应晶体管(FeFET)内存技术。“我们提出一种新颖的混合方法,我们使用一个调制“波动”FeFET的栅电压代表的最低有效位对称/线性更新在训练,和使用非易失性FeFET的偏振状态最重要的比特的信息推理,”太阳说。

其他人也在致力于该技术。例如,Leti正在使用RRAM开发内存计算,而Samsung正在利用MRAM。这太快了解哪种技术将占上风。

Applied的Lee说:“你会得到关于内存计算定义的不同答案,这取决于你问的是谁。”“虽然以内存为中心的计算仍处于早期阶段,但显而易见的是,传统的记忆任务边界正在变得模糊。”

另一种内存计算技术类型称为神经形态计算。简单来说,神经形态计算能够为深度学习应用提供大量平行的模拟计算。“神经形态记忆更长。候选人更像是纪念日和新的记忆,特别是灯丝型纪念日。Lee说,可以在神经形态计算中使用其他类型的记忆,包括相变记忆,以便在神经形态计算中使用。

Chiplets躁狂
作为芯片缩放的替代品,先进封装技术在市场上取得了进展。几十年来,不同的方法以有限的形式用于小生境应用。成本一直是这里的主要挑战之一,但随着行业向异构集成的发展,这种情况可能会改变,异构集成包括在集成电路封装中放入多个芯片。

“封装技术的进化是由摩尔定律的减速驱动的,”Pieter Vandewalle说,ICOS部门的总经理Kla-Tencor.。“这促使集成电路设计师同时致力于芯片和封装设计,以优化电气和热行为,最终确定整个封装的性能。”

有几种方法可以实现多模包,如2.5D/3D和扇出。在一个例子中,安kor和GlobalFoundries最近发表了一篇关于22nm FD-SOI器件的论文,该器件封装在先进的晶圆级封装中。这两家公司设计了一辆测试车,目的是研究封装的芯片板交互作用。

“最近,晶片级封装的需求一直很高,特别是在移动设备应用中,作为一条实现小型化的途径,同时保持良好的电气性能,”该公司的封装工程师Jae Kyu Cho说GlobalFoundries,在最近的事件中。“22nm FD-SOI技术平台是一个先进的硅节点,用于节能应用,可提供多种性能的性能。结合两种技术将使各种市场更具吸引力,例如5G MMWAVE,IOT,可穿戴物和汽车。“

最近流行的是chiplets。在chiplets中,把不同的模块像乐高一样组合在一起的想法已经讨论了很多年,但很少有人实现它。

现在,势头是为各种应用程序的小芯片构建。例如,对计算机学习等计算密集型专业应用有浪潮。这是推动对特定于域的架构,如硬件加速器。

不用说,这些器件的设计和制造必须具有经济可行性。这就是chiplets的意思。GlobalFoundries旗下ASIC子公司Avera Semiconductor总经理Kevin O 'Buckley表示:“为了满足当前和未来的增长需求,供应商需要一种更有效的方法来满足各种数据中心应用的需求。”

Chiplets只是一种选择。芯片缩放和其他方法也仍在发挥作用。这个行业可能需要不止一个选择。

如前所述,它归功于成本,性能和力量。行业刚刚开始解决问题。在尘埃落定之前需要时间。

相关案例

3nm的大麻烦

在内存中处理

在Chiplets上进入正题

桥梁与插入者



1评论

艾伦H rasafar. 说:

谢谢你!读你的文章总是很鼓舞人心。这篇文章指出,开始一个新的复兴,以指导新技术的寻径。
我们无法在和否定到缩放因素的门口中再循环50岁的概念。

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