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2.5 d在哪里?

经过多年的宣传,各项工作稳步推进。但是差距仍然存在,同时还有一些重要的问题。

受欢迎程度

经过近5年的集中研究、开发、测试芯片和表征,2.5D对许多公司来说仍然是一种可能性,但对极少数公司来说是现实。那么,是什么花了这么长时间?为什么所有这些炒作没有变成生产运行,而不是测试芯片?德赢娱乐网站【官方平台】半导体工程公司在过去的两个月里就这个问题采访了数十人,从芯片制造商到代工厂,从EDA到IP公司,以寻找真正的答案。显而易见的是,并非所有的答案都是同步的,甚至是完整的。

展望,炒作背后有大量的物质,取得了重大进展。正在生成测试芯片且初始测试显示性能,较低功率和产量的显着改进 - 所有芯片制造商用于评估技术的关键属性。EDA工具已被修改或创建,以处理从设计到集成,包装和测试的所有内容,在许多情况下只需要2.5D架构需要调整。此外,最新的测试芯片不是均匀的,这意味着它们不仅旨在提高产量。

但随着这种方法向前发展,也有一些惊喜,警告,以及一些变得明显的差距。首先,由于最初考虑的大多数支持者,通过更好的吞吐量来产生更多的热量。仅仅因为它是一个平面配置,而不是垂直堆叠在逻辑上的逻辑,并不意味着热量不增加。此外,需要专门开发2.5D配置中的IP和芯片。

GlobalFoundries封装研发副总裁David McCann表示:“最大的变化之一是芯片上的I/O位置。”“必须是双方面对面。这意味着这些改变必须在生产前1.5到2年左右对模具进行。供应链必须有信心,相信他们创造的所有产品都会提高产量和成本。”

虽然该方法确实改善了IP重用,但它不仅仅是关于一种新的包装技术。这是一个建筑变革加上包装变化。最重要的是,在扩展仍然未经证实或未完成的技术方面存在新的问题,特别是在整个供应链中处理制造侧的内插器和标准的间隙。

标准问题
目前正在解决的两个最大问题涉及律师。其中一个重点是专利,Si2在今年早些时候详细研究了专利,然后与该组织的成员共享。该标准组织的结论是,专利并不构成持续的威胁,尽管现在已经有一些诉讼案件。第二个问题涉及到出现问题时的责任,Si2的总裁Steve Schulz表示,由于大型无晶圆厂公司已经加入了该委员会,以制定该领域的标准,这个问题正在得到解决。

舒尔茨表示:“其中一个大问题是,它是通过最后、中间还是首先。”“根据一个via完成的时间,可能是代工方负责插入器或OSAT(外包组装和测试)提供商。我们所看到的是这些天主要是通过铸造厂。我们还需要一致的IP标准。即使您只有一个EDA供应商来描述它,他们也可能从使用一套完全不同的EDA工具的合作伙伴那里添加内存。您无法控制工具流,因此需要IP标准。我们首先解决的是电力分配问题。然后我们讨论了热约束。现在我们正致力于寻径,这是一个良好的状态。”

他说,下一步是在供应链领域。这涉及到IP重用设计流程中的数据交换,其中一些是由Accellera处理的,还包括了解电源和系统级问题的影响,以便在未来帮助简化与软件驱动程序和操作系统的集成。

技术问题
在技术方面,有许多问题需要解决,特别是一些组件的实际尺寸。“如果你的内存高度是固定的,而你的界面低于这个高度,你就得不到任何东西,”eSilicon高级工程总监哈维尔·德拉克鲁斯(Javier DeLaCruz)说。

主要铸造厂一直在使用的硅插销,如果体积小,使用起来很容易,而且可以大批量生产。使用硅的一个关键原因是它的膨胀系数与由插入器连接的芯片是相同的。但对于大型干扰者来说,这种材料已经被削薄了很多,很难处理。

GlobalFoundries的McCann表示:“较小的干扰剂产量较高,而且更容易薄化和测试。”“我们已经解决了小干扰物的产量问题。较大的插入物的产量是高的,但与十字线大小,这是一个挑战,以管理翘曲。十字线的尺寸越大,挑战就越大。”

解决翘曲问题的一种方法是改变材料。这个市场上的最新嗡嗡声围绕有机插入器,这是灵活而不是像硅一样僵硬。“与有机插入器一起,成本小于硅,大会成本远远较少,”埃斯利昂的Delacruz说。他说,他公司的最新设计是基于有机插入者,这在装配过程中更容易使用并且不会破裂或破裂。

炎热也是一个问题。DeLaCruz说:“2.5D芯片的面积要小得多,因为没有遍布整个芯片的内存。”“过去一块板上只有不到12个系统。现在有几百个,每比特的热量增加了。热管理是我们必须应对的下一个障碍。”

设计的效率意味着在更少的空间内进行更多计算。这类似于FinFET遇到的问题,其中较低的泄漏允许芯片制造商提高时钟速度,反过来升高功率密度,再次遇到电力和热量问题。

但也有一些能力通过干扰者传播热量。Cadence公司硅实现组的工程总监Brandon Wang说,根据所用材料和处理这些材料的容易程度,需要做出权衡。他说,与3d - ic不同的是,3d - ic芯片越薄,热量就会被困在封装中——芯片越薄,热量转移的能力就越弱——2.5D芯片更容易控制热效应。

现场进展报告
尽管如此,所有这些问题都得到了很好的理解,解决它们的工作正在进行中。现在的问题是,谁将首先使用这项技术,这个问题已经存在了至少一年。

“动量是相对的”,Michael Buehler-Garcia表示,MiChael Buehler-Garcia,Michael Buehler-Garcia是Mentor Graphics营销高级主任。“客户已经完成了浪费,他们研究了解决方案的投资回报率和目标解决方案的成本,他们有很多讨论。从我们的工具角度来看,所有工作都已完成,无论是20nm,16nm,fd-soi还是2.5d或3d。你还是要去同样的金色清单。更大的未知是3D带有TSV的压力影响。“

事实上,Open-Silicon和GlobalFoundries在过去的一个月里都向客户展示了2.5D测试芯片,而eSilicon也在开发自己的版本。从成品率的角度来看,2.5D的成品率有很大的提高,因为在较小的模具上,模拟、数字和内存不必挤在同一块硅片上,成品率总是更好。从权力和性能的角度来看,这些数字仍在被量化。

“这里的目标是让更多的回忆碎片,靠近模具,”Synopsys的AMS验证产品营销高级总监Steve Smith说。“这也是如此让2.5d如此吸引人。”

堆叠模具也为EDA行业增加了很多机会,从芯片内IP的布局到测试到联网。“联系越多,机会就越大,”Arteris营销副总裁库尔特·舒勒(Kurt Shuler)说。“当同一家公司有两家公司倒闭时,情况很简单,但当你进行芯片外通信时,情况就会变得困难得多。它还改变了价值链。”

结论
不像3d - ic已经推出好几年了,2.5D芯片的批量发货将在明年年底完成。大多数行业观察人士和铸造厂认为,一旦开始加速,它将是快速的,可能基于28nm数字技术与老式节点模拟技术的混合。这使得芯片制造商可以避免多图形化,同时获得堆叠芯片的能量、性能和面积优势。

大问题是当斜坡实际开始时。有些公司正在投注它将快速,因为难以通过该过程节点移动到16/14nm FinFET和商业上可行的EUV的不可用。但技术采用时间框架难以预测。这是一个受过良好教育的赌博,由稳固的工程进步,标准努力支持,以及各种市场部分的支持。然而,时间仍然是最大的未知。



3评论

大卫moloney 说:

2。5d已经到了

移动SoC供应商已经使用线键连接堆叠DDR设备5年多了,最终趋向于tsv和更广泛的DDR接口,假设DDR供应商将提供新的配置的KGD

一旦你把内存从等式中拿出来,由于成本和散热问题,2D甚至2.5D的情况是弱的,这对平面soc来说已经是一个大问题了

dev gupta. 说:

背后的主要问题延迟体积实现,事实上甚至基本技术的发展为2.5 d和3 d的碎片和划分工作相比做所有在一个管理在大型IDM(利润中心)。经过当前一代的广告包装技术,如。倒装芯片是由idm开发的,如摩托罗拉和英特尔,它花了sat近十年的时间来理解和处理芯片封装交互(应力效应),并跟上材料的变化。基于TSV的3d甚至2.5 d对于没有设计、设备、电视、组装等带宽的团队来说太复杂了。我们确实看到了很多局部优化。对于个别过程步骤或工具,但在整体流程和集成中有很多漏洞。即使是富有的铸造厂也低估了挑战和/或缺乏解决正确的设计空间的专业知识。在会议和小组讨论中,我们没有面对这些小公司或缺乏经验的公司所不能胜任的现实,而是不断地出现同样的炒作,时间表也被推了出去。

迷因,记忆和摩尔定律|马丁法拉迪克的科技博客 说:

上面的micro-SD卡总共使用1到4个引脚来实现它的[…]

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